CXMT의 50% 더 커진 DRAM: 5개 수치, 1개의 평가

도입

한 개의 메모리 칩이 이전 제품보다 50% 더 많은 데이터를 저장합니다. 이미 가득 찬 칩으로서는 큰 도약이에요. 5개 수치가 그 방법을 설명하고요. 공개되지 않은 6번째 수치가 의미를 결정합니다. 이 6가지를 모두 평가하겠습니다.

Wafer Report입니다. 칩이 어떻게 만들어지고 뭐가 새로운지요. 끝까지 보면 어떤 DRAM 공정 단계를 밀도, 패턴, 수율로 평가하는 법을 알 것입니다.

배경

발표는 간단합니다. CXMT가 5세대 DRAM 공정(G5)의 양산을 시작했어요. 첫 제품은 모바일 기기용 24기가비트 LPDDR5X 칩입니다. 24기가비트는 한 칩에 3기가바이트죠. 이전 비교 제품은 16기가비트였습니다.

많은 기사가 G5를 12나노미터 공정이라 하는데, 이건 단순화입니다. 실제 수치는 11.95나노미터이고, 활성 영역 반피치라는 특정 치수를 재는 것입니다. 이건 논리칩처럼 쓰는 노드 이름이 아니고요. 그래서 이름으로 비교하지 않고 측정값으로 비교합니다.

DRAM 단계를 평가하려면 3가지를 물어봅니다. 비트 밀도: 한 칩에 몇 비트가 들어가나요? 패턴 형성 비용: 얼마나 어렵고 몇 단계가 필요한가요? 수율: 완성된 칩 중 몇 개가 실제로 작동할까요? 이 영상의 모든 수치가 이 중 하나에 답합니다. 기억하세요.

작동 원리

먼저 DRAM 셀의 사진입니다. 트랜지스터 1개와 커패시터 1개예요. 커패시터는 미세한 전하를 저장하는데, 전하가 있으면 1이고 없으면 0입니다. 한 칩에는 수십억 개 셀이 격자로 배열됩니다. 격자를 줄이면 같은 칩이 더 많은 비트를 저장할 수 있어요. 그게 핵심입니다.

수치 1번: 11.95나노미터입니다. 이건 활성 영역 반피치죠. 활성 영역은 트랜지스터가 만들어지는 실리콘이고요. 피치는 한 활성 영역에서 다음까지의 거리입니다. 반피치는 그 거리의 절반이에요. 전체 피치는 23.9나노미터입니다. 이게 첫 번째 질문, 비트 밀도에 답합니다. 피치가 작으면 같은 공간에 셀이 더 많죠.

이렇게 가까운 선을 어떻게 인쇄하나요? 한 번의 노출로는 어렵습니다. CXMT는 4중 패턴을 사용합니다. 한 어려운 패턴을 4개의 쉬운 패턴으로 나누고 반복된 증착과 식각으로 만드는 거죠. 최종 피치는 한 번의 노출이 인쇄하는 것의 1/4입니다. CXMT는 공정 개발에 디지털 시뮬레이션을 썼다고 합니다. 추가된 각 단계는 시간이 들고 실수의 기회를 더합니다. 이건 2번 질문인 패턴 형성 비용에 답합니다.

수치 2번: 6,762나노미터입니다. CXMT는 자사 DRAM 최적화 고-K 금속 게이트 공정으로 코어 셀 어레이 높이를 이 수치로 줄였다고 합니다. 저희가 직접 계산한 비교입니다. 6,762를 23.9로 나누면 약 283이 나옵니다. 어레이 높이는 대략 283개 피치와 같네요. 다른 조건이 같다면 어레이가 작을수록 셀 공간이 더 커집니다.

수치 3번: 45대 1입니다. 이건 저장 커패시터의 종횡비예요. 셀이 줄어들면 커패시터는 넓게 유지할 수 없어서 깊어집니다. 빨대를 세운 모양이죠. 45대 1이면 깊이가 너비의 45배라는 뜻입니다. CXMT는 수정된 공정과 새로운 재료(미공개)로 이걸 가능하게 했다고 합니다.

SK 하이닉스는 커패시터 종횡비가 임계 치수가 10나노미터 이하로 떨어지면 100대 1을 초과할 필요가 있다고 합니다. 그래서 45대 1은 그 예상의 절반 이하예요. 이건 결함이 아니고 길의 이정표입니다. 다음의 어려운 벽까지 얼마나 공간이 남았는지를 보여줍니다.

깊이가 왜 어려울까요? 첫째, 식각입니다. 구멍이 위에서 아래까지 곧게 유지되어야 합니다. 둘째, 증착입니다. 얇은 층이 아래도 위처럼 고르게 덮어야 합니다. 셋째, 안정성입니다. 크고 가느다란 구조는 기울 수 있어요. 분석가들은 높은 종횡비가 식각, 증착, 기계적 안정성, 고수율 제조를 훨씬 어렵게 한다고 합니다. 여기가 수율 위험의 장소입니다.

수치 4번: 50%입니다. 칩당 용량 증가예요. 24기가비트 vs 기존 제품 16기가비트입니다. 이건 이 이야기의 두 50% 중 첫 번째예요. 이건 제품 레벨에서 1번 질문에 답합니다. 칩은 다른 모바일 기기 설계용 2가지 패키지 형식으로 나옵니다.

5번 수치도 50%입니다. 하지만 이건 다른 50%예요. CXMT는 G5가 이전 세대보다 최소 50% 더 많은 그로스 다이를 산출한다고 합니다. 기준을 보세요. 24기가비트가 아니라 8기가비트 칩입니다. 그래서 한 수치는 칩당 비트를 세고 다른 수치는 웨이퍼당 다이를 셉니다.

이제 '그로스'라는 단어에 주목하세요. 그로스 다이는 결함이 제거되기 전에 센 것입니다. 수율은 실제로 작동하는 비율이고요. CXMT는 수율을 공개하지 않았습니다. 그래서 외부에서는 웨이퍼당 양품 다이를 또는 비트당 비용을 계산할 수 없어요. 이건 오븐에 들어간 모든 빵을 세되 타버린 것은 안 센 것과 같아요.

의미

그래서 당신을 위해 뭐가 바뀌나요? 당신은 메모리 발표를 한 줄의 헤드라인 대신 3가지 질문으로 읽을 수 있습니다. 그리고 각 수치의 단위, 기준, 그리고 뭘 세는지를 확인할 수 있어요. G5에 이걸 적용해 봅시다.

첫 번째 확인: 이 수치는 칩에 관한 것인가요, 아니면 웨이퍼에 관한 것인가요? 24기가비트는 칩 수치입니다. 50% 더 많은 그로스 다이는 웨이퍼 수치입니다. 두 번째 확인: 기준이 뭐예요? 16기가비트인가요, 아니면 8기가비트인가요? 세 번째 확인: 결함 제거 전에 측정했나요, 아니면 후에 했나요? 이 3가지로 대부분의 혼란스러운 메모리 헤드라인을 알 수 있어요.

이제 평가입니다. 각 질문마다 한 줄씩이에요. 비트 밀도: 우수합니다. 칩당 24기가비트와 11.95나노미터 반피치가 둘 다 보도되었거든요. 패턴 형성 비용: 실제 진전이고, 비용은 미상입니다. 4중 패턴은 작동하고 단계를 더합니다. 수율 위험: 미결정입니다. 이 문제를 해결할 한 수치가 빠졌습니다. 이건 보도된 수치에 기반한 저희의 의견입니다.

실제로 뭘 의미할까요? 3기가바이트 1개 칩이 더 큰 빌딩 블록이고요. 16기가비트는 2기가바이트였습니다. 기기 설계자는 주어진 메모리 크기에 더 적은 다이로 도달할 수 있습니다. 부품이 주장대로라면요. 전력과 속도는 아직 공개되지 않아서 어떻게 비교되는지 아직 말할 수 없습니다.

반론

정직한 한계입니다. 수율과 비트당 비용 없이는 생산성을 확인할 수 없어요. 그리고 11.95는 1개 치수일 뿐입니다. 이건 다른 제조사 제품과 같은 속도, 전력, 밀도를 가정할 수 없어요. 또한 45대 1은 10나노미터 이하 DRAM의 예상 필요성보다 훨씬 아래예요. 진전은 실제이고요. 앞의 길은 여전히 깁니다.

핵심 정리

결론: G5는 밀도와 패턴에서 실제 진전이고 빠진 수치는 수율입니다. 모든 메모리 헤드라인을 단위, 기준, 그리고 뭘 세는지로 읽으세요. 다음에는 메모리 다이가 어떻게 쌓여서 고대역폭 메모리를 만드는지를 봅니다.