DRAM CXMT 50% plus grand : 5 chiffres, 1 verdict

Introduction

Une puce mémoire contient désormais 50% plus de données que la précédente. C'est un grand saut pour une puce déjà très dense. Cinq chiffres expliquent comment c'est fait. Un sixième chiffre, qui n'a pas été publié, décide de son importance. Nous allons évaluer tous les six.

Vous regardez Wafer Report. Comment les puces sont fabriquées, et les nouveautés. À la fin, vous saurez comment évaluer n'importe quelle étape de processus DRAM selon la densité, le patterning et le rendement.

Contexte

L'annonce est simple. CXMT a commencé la production de masse de son processus DRAM de cinquième génération, qu'il appelle G5. Les premiers produits sont des puces LPDDR5X de vingt-quatre gigabits fabriquées pour les appareils mobiles. Vingt-quatre gigabits c'est trois gigaoctets sur une seule puce. Les pièces précédentes comparables contenaient seize gigabits.

De nombreux titres appellent G5 un processus de douze nanomètres. C'est une simplification. Le vrai chiffre est 11,95 nanomètres, et il mesure une dimension spécifique, appelée le demi-pas actif. Ce n'est pas un nom de nœud comme l'utilisent les puces logiques. Nous ne comparerons donc pas les noms. Nous comparerons les mesures.

Pour évaluer une étape DRAM, nous posons trois questions. Densité binaire : combien de bits tiennent sur une puce ? Coût du patterning : est-ce difficile, et combien d'étapes faut-il pour imprimer les formes ? Risque de rendement : combien de puces terminées fonctionneront réellement ? Chaque chiffre dans cette vidéo répond à l'une de ces questions. Gardez-les à l'esprit.

Comment ça marche

D'abord, une image d'une cellule DRAM. Un transistor et un condensateur. Le condensateur contient une minuscule charge électrique. Charge présente signifie un. Charge absente signifie zéro. Une seule puce contient des milliards de ces cellules, arrangées dans une grille. Rétrécissez la grille, et la même puce peut contenir plus de bits. C'est tout le jeu.

Chiffre un. 11,95 nanomètres. C'est le demi-pas actif. La zone active est le silicium où les transistors sont formés. Le pas est la distance d'une bande active à la suivante. Le demi-pas est la moitié de cette distance. Ici, le pas complet est 23,9 nanomètres. Cela répond à notre première question, densité binaire. Un pas plus petit signifie plus de cellules dans le même espace.

Comment imprimer les lignes aussi serrées ? Une exposition ne peut pas facilement le faire. CXMT utilise le quadruple patterning. L'idée est de diviser un modèle difficile en quatre plus faciles, construits par des étapes répétées de dépôt et gravure. Le pas final est un quart de ce qu'une exposition imprime. CXMT dit avoir aussi utilisé la simulation numérique pour développer le processus. Chaque étape supplémentaire coûte du temps et ajoute une chance d'erreur. Cela répond à la question deux, coût du patterning.

Chiffre deux. 6 762 nanomètres. CXMT dit que son processus de grille de contrôle de métal à haut-K optimisé pour DRAM a réduit la hauteur du réseau de cellules essentielles à ce chiffre. Voici une comparaison de notre propre calcul. Divisez 6 762 par 23,9. La réponse est environ 283. La hauteur du réseau équivaut à environ 283 longueurs de pas. Toutes choses égales, un réseau plus petit laisse plus de zone de puce pour les cellules.

Chiffre trois. 45 pour 1. C'est le rapport d'aspect du condensateur de stockage. Au fur et à mesure que les cellules rétrécissent, le condensateur ne peut pas rester large. Il s'enfonce donc. Imaginez une paille à boire debout. 45 pour 1 signifie que la profondeur est quarante-cinq fois la largeur. CXMT dit qu'un flux de processus modifié et de nouveaux matériaux, qu'il n'a pas nommés, ont rendu cela possible.

SK hynix dit que les rapports d'aspect des condensateurs devront dépasser 100 pour 1 une fois les dimensions critiques inférieures à 10 nanomètres. Alors 45 pour 1 est moins de la moitié de cette projection. Ce n'est pas un défaut. C'est un marqueur sur la route, et il montre l'espace restant avant le mur difficile suivant.

Pourquoi la profondeur est-elle si difficile ? D'abord, la gravure. Le trou doit rester droit du haut au bas. Deuxièmement, le dépôt. Les couches fines doivent recouvrir le bas aussi régulièrement que le haut. Troisièmement, la stabilité. Une structure haute et fine peut pencher. Les analystes notent que les rapports d'aspect élevés rendent la gravure, le dépôt, la stabilité mécanique et la fabrication à haut rendement considérablement plus difficiles. C'est là que le risque de rendement réside.

Chiffre quatre. 50%. C'est le gain de capacité par puce. Vingt-quatre gigabits, contre seize gigabits pour les produits existants. C'est le premier des deux 50% de cette histoire. Il répond à la question un au niveau du produit. Les puces sont disponibles en deux formats d'emballage, conçus pour différentes conceptions d'appareils mobiles.

Le chiffre cinq est aussi 50%. Mais c'est un 50% différent. CXMT dit que G5 produit au moins 50% plus de puces brutes par tranche que la génération précédente. Regardez la référence. C'est une puce de huit gigabits, pas la puce de vingt-quatre gigabits. Donc un chiffre compte les bits par puce. L'autre compte les puces par tranche.

Remarquez maintenant le mot brut. Les puces brutes sont comptées avant que les défauts ne soient criblés. Le rendement est la part qui fonctionne réellement. CXMT n'a pas divulgué le rendement. Donc personne ne peut calculer les bonnes puces par tranche, ou le coût par bit. C'est comme compter chaque pain qui entre au four, sans compter ceux qui brûlent.

Ce que ça change

Alors, qu'est-ce qui change pour vous ? Vous pouvez maintenant lire une annonce de mémoire avec trois questions, au lieu d'un titre. Et vous pouvez vérifier chaque chiffre pour son unité, sa référence et ce qu'il compte. Appliquons cela à G5.

Premier contrôle : ce chiffre concerne-t-il une puce ou une tranche ? Vingt-quatre gigabits est un chiffre de puce. 50% plus de puces brutes est un chiffre de tranche. Deuxième contrôle : quelle est la référence ? Seize gigabits ou huit gigabits ? Troisième contrôle : a-t-il été mesuré avant ou après le criblage des défauts ? Ces trois contrôles capturent la plupart des titres confus sur les mémoires.

Maintenant le verdict, une ligne pour chaque question. Densité binaire : forte. Vingt-quatre gigabits par puce et un demi-pas de 11,95 nanomètres sont tous les deux rapportés. Coût du patterning : vrai progrès, le coût inconnu. Le quadruple patterning fonctionne, et il ajoute des étapes. Risque de rendement : ouvert. Le chiffre qui le règlerait manque. C'est notre opinion, basée sur les chiffres publiés.

Qu'est-ce que cela pourrait signifier en pratique ? Une puce de trois gigaoctets est un bloc de construction plus grand. Seize gigabits donnaient deux gigaoctets. Un concepteur d'appareil peut atteindre une taille de mémoire donnée avec moins de puces, si les pièces fonctionnent comme prétendu. Les chiffres de puissance et de vitesse n'ont pas été publiés, nous ne pouvons donc pas encore dire comment ils se comparent.

L'autre point de vue

Voici l'honnête limite. Sans rendement et coût par bit, la productivité ne peut pas être vérifiée. Et 11,95 est une dimension. Cela ne nous laisse pas supposer une vitesse, une puissance ou une densité égales avec les pièces d'un autre fabricant. Aussi, 45 pour 1 se situe bien en dessous du besoin projeté pour les DRAM sub-dix-nanomètres. Le progrès est réel. La route est encore longue.

À retenir

Le résumé : G5 est un vrai progrès en densité et patterning, et le chiffre manquant est le rendement. Lisez chaque titre de mémoire par son unité, sa référence et ce qu'il compte. Ensuite, nous voyons comment les puces mémoire sont empilées pour créer de la mémoire à bande passante élevée.